FPGA

HLS часть 1 . AXIS.

Posted on

Vivado HLS (High Level Synthesis) – САПР Xilinx, предназначенная для создания цифровых устройств с применением языков высокого уровня C/C++. Немного про HLS читайте в предыдущей статье. HLS. Часть 0. HLS часть 1 . AXIS. HLS часть 2. BRAM. Протокол AXI-Stream используется, как стандартный интерфейс для соединения IP блоков, которые обмениваются данными. Интерфейс может использоваться для […]